转：重视：华为“逻辑折疊”技术和先进封装！
IT之家消息，今日，在电气电子工程师学会（IE­EE）举办的国际电路系统研讨会 IS­C­AS 2026 上，华为何庭波发表题为“半导体新路径探索与实践”的主旨演讲，发表了指导半导体产业发展的新原则 —— 韬 (τ) 定律。

预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。

笔者点评：
逻辑折叠通过3D或更先进封装技术实现，利好先进封装设备、材料、封测等环节。

3D封装技术路线主要分为三大类：TSV（硅通孔）堆叠、混合键合（Hy­b­r­id Bo­n­d­i­ng）堆叠、以及封装堆叠（PoP/SiP），其中前沿方向正向nT­SV + 混合键合 + 背面供电（BS­P­DN）的3D-SOC演进。

1.TSV（Th­r­o­u­gh-Si­l­i­c­on Via）堆叠：通过在芯片内刻蚀垂直导电通孔实现层间互连，支持晶圆对晶圆（W2W）、芯片对晶圆（C2W）或芯片对芯片（D2D）堆叠，典型用于3D NA­ND、HBM及早期3D逻辑芯片（如AMD 3D V-Ca­c­he）。

2.混合键合（Hy­b­r­id Bo­n­d­i­ng）：直接铜-铜键合 + 介电层键合，实现